打倒X86！NVIDIA的CPU+GPU戰略全解析

    受微軟宣布下代操作系統Windows 8將正式支持ARM架構的影響，NVIDIA原本的ARM核心CPU業務范圍也將擴大。在3月召開的投資者會議Financial Analyst Day 2011上，NVIDIA總裁兼CEO黃仁勛宣布，Denver的核心將使用未來的Tegra處理器。

NVIDIA的目標是成為"Computing Company"
要實現這一目標CPU業務也是重要的收益來源

    雖然黃仁勛的說法擺在那里，不過看起來Project Denver和Tegra的關系不是那么簡單：NVIDIA移動業務總經理Micheal Rayfield稱：“Project Denver和Tegra毫無關系”。他說：“用于移動業務的Tegra最注重目標是省電性能，將不會冒進，沿著ARM提供的Roadmap進行SoC開發。”“Kal-El將是Cortex-A9架構四核處理器，Wayne也自然會沿用下一架構。”表明了Wayne將使用Cortex-A15架構。

2011年5月曝光的Project Denver核心示意圖

    同時Desai也從另外一方面驗證了上述表態：“Project Denver目標是成為面向HPC（高性能計算）的強力CPU核心，不會像Tegra一樣考慮省電。”Project Denver究竟目的在哪？

    那么，Project Denver開發的CPU核心究竟是什么樣的東西呢？可從2010年11月在美國路易斯安那州新奧爾良市召開的HPC相關技術大會"SC10"上窺見一斑，同時也可從NVIDIA在GTC Workshop Japan 2011上公開的Roadmap中"Echelon"高性能HPC向平臺推測出部分內容。

    Echelon計劃的來頭頗大，主導機關是美國國防部下屬的DARPA（國防尖端技術研究開發計劃局），目標是在2018年實現ExaScale級別計算能力的超級計算機（UHPC），Echelon的開發受到這一項目的經費資助。DARPA資助經費的規定為，在2014年前完成Phase1階段的開發，即設計完成硬件部分，同時要報送DARPA審查。

Echelon模塊圖解

    NVIDIA首席科學家Bill Dally在SC10大會上的演講內容中透露，Echelon為128個SM模塊和Project Denver的基礎——名為Latency Processor的8個CPU核心所組成，其中每個SM模塊含有8個CUDA Core和獨立的L0 Cache。據此計算，Echelon芯片整體含有8*128=1024個CUDA Core。

Echelon由128個SM模塊和8個Latency Processor組成，后者就是Denver的核心

    各個SM模塊獨立命名為"NoC"（Network on Chip）通過內部界面，經由L2 Cache和內存控制器與其他SM相互連接。L2 Cache和CUDA Core數量一樣分1024塊，單個Echelon芯片中，NoC通過MC與一同封裝的DRAM Cube連接帶寬可達1.4TB/s。

內存和每個Echelon的MCM Node在同一封裝內相連，帶寬可達1.4TB/s

    Echelon芯片的峰值計算性能（以雙精度浮點運算記）可達20T FLOPS。NVIDIA設想的每個Echelon機柜搭載32個模塊，每個模塊封裝4個Echelon芯片，這樣單個機柜的運算能力可達2.56P FLOPS。Echelon的Phase1（第一階段）設計就是如此，NVIDIA將在此基礎上第二階段主要考慮繼續提高運算性能和降低芯片所消耗的電力。

每個Echelon機柜由128個Node（即單Echelon芯片）組合而成
實現2.56P FLOPS的計算能力，功率38千瓦

400個機柜即可實現Exa級別的計算，功率約150萬瓦

    為了配合UHPC一期開發階段制造Echelon工程樣品的需要，2013年前需要完成Latency Processor即Project Denver的CPU核心開發工作。